排名前三的晶圓流片廠計(jì)劃在2nm節(jié)點(diǎn)上實(shí)現(xiàn)背面電源傳輸，為更快、更高效的芯片工作、減少路由擁塞和降低跨多個(gè)金屬層的噪聲奠定了基礎(chǔ)。
使用這種方法的好處是很大的。電源通過使用稍厚一些、電阻較低的背面線路提供電力，而不是低效的前端線路，由于電源電壓降較小，電源電力損失可以減少30%。在一個(gè)典型的高級電源節(jié)點(diǎn)處理器中，電源線可以穿過15層或更多的互連層。這種電源變化還釋放了前端的路由資源，特別是在第一層和最昂貴的金屬層，它減少了各種類型的電源傳輸交互。太多電源傳輸交互，由于有時(shí)不可預(yù)測的、工作負(fù)載的物理影響，大大增加了電源設(shè)計(jì)復(fù)雜性。
英特爾可能會是第一個(gè)采用背面電源傳輸?shù)墓荆驗(yàn)樗谥匦聤Z回其電源傳輸工藝技術(shù)的領(lǐng)導(dǎo)地位，但三星和TSMC將很快跟進(jìn)。
圖1：背面電源傳輸減少了電壓降和鋼筋C延遲，但需要更長的時(shí)間。來源：英特爾
然而，這并不是一個(gè)簡單的改變。背面電源傳輸帶來了一系列的處理挑戰(zhàn)，包括由于晶圓變薄造成的光刻修正和晶圓背面到正面的邦定等。
盡管如此，背面電源傳輸似乎值得付出努力。英特爾技術(shù)開發(fā)副總裁本·塞爾(Ben Sell)說：“有很多經(jīng)驗(yàn)幫助我們?yōu)檫@一過程鋪平了道路。例如，優(yōu)化精確磨晶圓的方式，這樣就不會損壞晶體管本身�！�
Sell的團(tuán)隊(duì)正在使用Intel 4工藝和finFET晶體管來優(yōu)化PowerVia，并在去年的超大規(guī)模集成電路研討會上發(fā)布了第一款電源設(shè)備。該公司計(jì)劃將PowerVia與其在20A節(jié)點(diǎn)(2nm)上的RibbonFET(全柵極周圍)晶體管結(jié)合起來。使用BPD，該電源設(shè)備能夠?qū)崿F(xiàn)6%的性能提升(Fmax)，90%的電池利用率和高于30%的電壓降。塞爾說：“現(xiàn)在電源兩邊都有了路由，這真的能幫助我們將供電更緊密地封裝在一起，并根據(jù)實(shí)際使用的電池來做應(yīng)用�！�
圖2： Wafer背面電源使用4層互連，正面使用14層，連接µvias到接觸層。來源：英特爾
三星也在開發(fā)背面電源傳輸，早期研究表明，它實(shí)現(xiàn)電源性能指標(biāo)令人印象深刻。使用兩種不同的Arm核，該公司報(bào)告的背面電源頻率提高了3.6%，面積減少了10%和19%。電源和接地傳輸使用標(biāo)準(zhǔn)電池之間的電源單元進(jìn)行。該團(tuán)隊(duì)還預(yù)計(jì)電源標(biāo)準(zhǔn)單元塊面積將減少。
優(yōu)化路由效率
理想的背面電源傳輸能夠在任何工作期間向集成電路上的有功電路提供持續(xù)、穩(wěn)定的電流。其中一個(gè)最重要的電源參數(shù)，是從IC的電源引腳到電路中的晶體管的所有互連路徑中的PDN的直流電源電阻。
圖3：與必須穿過前端15個(gè)或更多的互連層相比，前后電源傳輸?shù)穆窂斤@著降低了高電壓損耗。來源： Applied Materials
壓降(IR drop)是大規(guī)模電源互連的瓶頸。通過進(jìn)行背面電源傳輸，電源設(shè)計(jì)師可以獨(dú)立地優(yōu)化路由，背面電源有更粗的銅線來供電和接地，正面有更薄的銅線來傳輸電源信號。電源設(shè)備制造商將電網(wǎng)從昂貴的金屬表層移除，這需要使用EUV進(jìn)行雙模式甚至三重模式。使用BPD，將表層金屬間距從30nm放寬到36nm。根據(jù)Sell的說法，這種電源變化本身比額外流程層的費(fèi)用更多，盡管生產(chǎn)能力更長。緩解的擁塞也減少了RC延遲，使晶體管可以在更高的電源頻率下工作。
大部分成本效益來自使用更簡單的電源EUV流片，需要的電源工具更少。也許你可以用一次電源通道來進(jìn)行平刻，而不是多次。
由imec的研究人員在2019年提出的背面電源傳輸，是實(shí)現(xiàn)持續(xù)邏輯擴(kuò)展的關(guān)鍵一步。這種電源傳輸方法有三個(gè)主要類別(見下圖4)。
圖4： BPD電源方案提供了與晶片加工復(fù)雜度水平的增加相關(guān)的不同水平的擴(kuò)展效益。來源：Applied Materials
最簡單的方法是從CMOS FETs周圍的電源傳輸路由向下連接到第一個(gè)金屬，然后通過電源頂部觸點(diǎn)向下連接。PowerVia使用nanotsv將背面電源連接到晶體管的接觸層，從而實(shí)現(xiàn)了高級電源擴(kuò)展。最后，“直接連接”方法直接將背面電源微孔連接到每個(gè)晶體管的源極和漏極區(qū)域。
直接電源連接可以實(shí)現(xiàn)最佳的擴(kuò)展，但這是三者中風(fēng)險(xiǎn)最大。imec的高級研究員、研發(fā)副總裁和項(xiàng)目總監(jiān)Eric Beyne說：“在制造電源設(shè)備之前，你先把金屬放在鰭片之間。對人們來說，在電源前端之前做金屬加工有點(diǎn)嚇人，但這讓你可以進(jìn)行電源接觸，并有更多的空間。問題是你需要將光刻技術(shù)的背面與正面對齊，但這個(gè)電源晶片已經(jīng)被粘合和變薄，所以這樣做可能產(chǎn)生變形�！�
不幸的是，頂部電源晶片扭曲時(shí)還需要調(diào)整上下晶片的特性。即使在鍵合中對齊晶片，也需要掃描儀上的自適應(yīng)光刻方案來實(shí)現(xiàn)校正，而且校正是復(fù)雜的。并不是所有的人都在向同一個(gè)方向轉(zhuǎn)移。 Beyne估計(jì)，根據(jù)方案，可能有10到20納米的電源覆蓋層。對于更直接的電源連接方法，這急劇下降到3納米，這可能需要對鍵引起的失真進(jìn)行更多的控制。
Beyne說：“這些都是微小的電源源極/漏極特性，因?yàn)镃PP(接觸門間距)只有45納米。所以在S/D上著陸相當(dāng)具有挑戰(zhàn)性，而且必須非常準(zhǔn)確�！�
微孔趨向于在10：1的高寬比左右。精確控制的電源蝕刻工藝對于新的µvias以及其他關(guān)鍵特性都是必不可少的。 Lam Research公司副總裁兼總經(jīng)理Kaihan Ashtiani說：“這三種電源傳輸方法都涉及高寬比特征，需要蝕刻，然后用導(dǎo)體、絕緣體或兩者填充�！�
晶圓變薄的過程本身也不是那么簡單。在變薄后，只剩下大約500納米的硅。Imec正在與Disco 公司的電源工程師合作，提高電源研磨過程的均勻性和加工速度。
CMP也起到了關(guān)鍵作用。Lam研究公司的高級主任David Kretz解釋說，在電源研磨過程之后進(jìn)行精細(xì)拋光(CMP)，從而接近最終目標(biāo)厚度，并完全消除電源研磨損傷。然后用濕法清洗或干法蝕刻去除剩余的硅。硅鍺(SiGe)可以作為電源蝕刻停止劑。
“濕硅電源蝕刻技術(shù)最初是為CMOS成像和功率設(shè)備開發(fā)的。在晶片電源連接方面，特別是NAND器件，將CMOS陣列連接到存儲單元上，”Kretz說。這種電源蝕刻技術(shù)現(xiàn)在正在應(yīng)用于背面電源應(yīng)用。
濕法面臨的挑戰(zhàn)包括成本效益、均勻性(總厚度變化、TTV)和修復(fù)電源研磨步驟造成的硅損傷。Kretz說：“Lam首先使用快速的電源蝕刻工藝，首先去除大塊硅(成本效益)，然后轉(zhuǎn)向較低的電源蝕刻率工藝，使我們能夠更好地控制最終薄膜的粗糙度�！�
計(jì)量學(xué)在監(jiān)測電源均勻性中起著至關(guān)重要的作用。他解釋說：“我們的集成厚度測量系統(tǒng)(ITMS)使客戶能夠在電源濕蝕刻之前測量晶片，這樣我們就可以根據(jù)來自磨削過程的厚度變化調(diào)整我們的過程。這導(dǎo)致了對最終晶圓間厚度變化的整體更嚴(yán)格的控制�！�
圖5：晶體管和功率通過首先制作(a)，然后進(jìn)行多級正面金屬化和介電密封(b)，粘接到硅載波(c)，然后進(jìn)行背面功率處理。來源：英特爾
在英特爾的簡化電源工藝流程中(見圖5)，該電源傳輸流程首先構(gòu)建finFET或柵極全能晶體管，然后電源蝕刻納米孔并填充鎢或其他低電阻金屬。接下來，沉積一個(gè)電源介電密封，然后翻轉(zhuǎn)前端晶片并將其安裝在載體晶片上。然后，將硅研磨并拋光(CMP)。電源蝕刻停止有助于防止晶體管本身的移除。
最具挑戰(zhàn)性和復(fù)雜的電源工藝，是到晶體管源的直接接觸�！霸谥苯与娫唇佑|方法中，正面和背面電源連接之間對齊是一個(gè)挑戰(zhàn)。此外，epi接觸形成從正面完成，留下一個(gè)背面懸垂。由于金屬填充是從背面電源完成的，突出結(jié)構(gòu)的金屬化是一個(gè)額外的挑戰(zhàn)，”Ashtiani說。
Ashtiani 詳細(xì)闡述了電源熱限制，因?yàn)榇嬖谝粋�(gè)已經(jīng)建造的銅堆，這導(dǎo)致電源工程師積極評估金屬替代品，如釕和鉬。他說：“鉬正在成為一種令人信服的替代品。Epi背面電源接觸是在BEOL工藝后制造的，因此溫度上限在400—450攝氏度。在BEOL熱預(yù)算內(nèi)形成電源低電阻接觸將是一個(gè)巨大挑戰(zhàn)�！�
在Lam的工作中，鉬沉積在保形和自底向上電源接觸填充方案中使用低溫原子層沉積(ALD)，顯示了形成電源電阻接觸的能力。鉬的其他優(yōu)點(diǎn)還包括一個(gè)更短的路徑。這樣一來，即使在較小的特征尺寸下，電源電阻率也仍然較低。此外，它在介質(zhì)中沒有固有的擴(kuò)散率，因此不需要更高的電源電阻率。
另一種被測試的金屬是釕。在多項(xiàng)電源研究中，釕已被探索作為前端接觸的替代電源接觸材料，imec表明，背面電源傳輸中的釕相對于鎢動力軌道可以降低40%的電阻。這兩種金屬之間的關(guān)鍵區(qū)別在于成本之一，釕比鉬貴一個(gè)數(shù)量級。
當(dāng)所有的互連都局限在晶片正面時(shí)，故障隔離和調(diào)試通常是通過硅背面進(jìn)行的。這種分析隨著背面金屬化而變化。當(dāng)你的兩邊都有金屬，顯然很難，因?yàn)橥蝗恢g有了金屬層。我們必須開發(fā)一些不同的技術(shù)，確保我們?nèi)匀豢梢远ㄎ蝗毕�，并通過這些金屬線來確定其特征。該公司正在使用現(xiàn)有的和新的調(diào)試技術(shù)來執(zhí)行這些分析。
同時(shí)，測試將使用速度掃描測試模式來識別速度路徑問題，識別并確定設(shè)計(jì)中的性能限制路徑，以便設(shè)備能夠在更高的時(shí)鐘頻率下運(yùn)行。對于每個(gè)故障掃描單元，根據(jù)邏輯模擬值的結(jié)構(gòu)分析來識別故障路徑。
產(chǎn)量和可靠性
為了確�？煽啃�，芯片制造商采用了與任何復(fù)雜邏輯設(shè)備相同的可靠性測試方法，包括與時(shí)間變化的介電擊穿(TDDB)、偏置溫度不穩(wěn)定性(BTI)、熱載流子注入(HCI)。
有趣的是，三星分析了與封裝過程相關(guān)的熱機(jī)械可靠性，確保連續(xù)性。工程師們分析了由多層金屬堆棧引起的應(yīng)力水平，包括背面功率傳遞與由傳統(tǒng)的互連堆棧引起的應(yīng)力水平。該團(tuán)隊(duì)使用建模來比較其4nm節(jié)點(diǎn)與倒裝芯片封裝的場景�！拔覀冞x擇單個(gè)凸起施加的最高張應(yīng)力的位置，即位于芯片邊緣的凸起，并從包模型檢查熱位移邊界條件下檢查BEOL子模型，”他們在最近的一篇文章中說。
具有背面功率的芯片在z方向上施加了62%的拉伸應(yīng)力，集中在nanoTSV上方的第一層金屬層。該團(tuán)隊(duì)進(jìn)行了測量，包括納米tsv的尺寸調(diào)整。通過使tsv變寬10%(或更短)，應(yīng)力減輕，阻力降低，也通過環(huán)形振蕩器模擬提高速度。他們顯示了tsv的尺寸和阻擋金屬厚度對應(yīng)力和性能的影響。
一般來說，應(yīng)力積累是行業(yè)日益關(guān)注的問題，特別是越來越多地使用臨時(shí)粘接工藝，以便不同的結(jié)構(gòu)或材料可以組合。布魯爾科學(xué)公司的首席技術(shù)官拉瑪·普里加達(dá)說：“客戶希望有一種粘接材料，可以在整個(gè)過程中將設(shè)備晶片固定在載體上。所以，對于壓力極大的晶圓片，這種平衡更具挑戰(zhàn)性�！�
結(jié)論
背面電源傳輸是一種突破性的方法，它可以更有效地向設(shè)備提供電源，同時(shí)也可以提高最小前端互連的可制造性。工藝改進(jìn)正在圍繞光刻修正扭曲，CMP，蝕刻，清洗和邦定工藝。隔離故障變得更具挑戰(zhàn)性。然而，這種生產(chǎn)更快的方法預(yù)計(jì)最早將于明年出現(xiàn)在設(shè)備中。 |
